jk flipflop의 문제점?
“Race Condition”
>> 입력 타이밍의 문제 (J, CLK의 발생시간에 비해 ~Q에서 들어오는 값은 2번의 게이트 딜레이를 거쳐 들어옴)
해결 방법 >> Master-Slave 플립플롭
CLK 이 slave 단까지 묶여져 있음 > 모든 신호들을 clk신호에 맞춰서 모아뒀다가 입/출력
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