pcell 활용 NAND, NOR layout

NAND schematic

PMOS의 w = 2.67u

->  핑거링 gate 2( 초록 폴리 두개 잇기), width 1.335

->  1.335 * 2 = 2.67

 

같은 pmos, source 단자끼리 sharing 가능 > 공간 줄임 >> gate 4로 만들 수도 있음!

 

 nmos 연결                                                                                                                              우측 D에 out 신호

 

 

PMOS )

NTAP(BULK)+ SOURCE(NTAP연결) + DRAIN(메탈2, 비아 뚫어 연결) + 게이트 (A,B 입력신호)

NMOS)

PTAP(BODY OR BULK) + DSD+SDS 로 연결(NMOS 두 개 직렬 연결이므로ㅡ위 sche. 참고)

 

 

 

완성된 NAND (labeling 추가)

 

 

완성된 NOR (NAND에서 S,D 위치만 바뀜)