Assura tool 사용해보기
>> DRC(Design Rule Checking), (Layout Versus Schematic) rule에 위배되는 지 체크
Assura > Technology
rule에 쓰일 파일 체크 >> gpdk090 / assura
잘 통과 되었을 경우
메탈 부분 띄워서 에러 유도
-> 화살표 누르면 에러 뜬 파트로 이동
명령어로도 확인 가능하다
cd DRC
ls
nano INV.err (파일명.err)
내가 만든 NWELL Assura 돌려보기
https://soyean0208.tistory.com/19
pcell 활용 NAND, NOR layout
NAND schematic PMOS의 w = 2.67u -> 핑거링 gate 2( 초록 폴리 두개 잇기), width 1.335 -> 1.335 * 2 = 2.67 같은 pmos, source 단자끼리 sharing 가능 > 공간 줄임 >> gate 4로 만들 수도 있음! nmos 연결 우측 D에 out 신호 PMOS )
soyean0208.tistory.com
pcell 활용하여 만든 NAND, NOR 레이아웃
No DRC errors found.
창이 나타날 때 까지 에러 수정
수정내용)
Ø N well (PMOS와 NTAP붙이기) 붙이기
Ø NMOS metal1 영역에 via 영역 포함
Ø gate input A, B 사이 metal1 이격 거리 조정 등등 체크
'Full-Custom One Chip설계 > Virtuoso Digital+Analog 설계' 카테고리의 다른 글
| VCO 실습 (0) | 2023.08.21 |
|---|---|
| 기생소자 포함하여 DRC, LVS check - RCX (0) | 2023.08.21 |
| pcell 활용 NAND, NOR layout (0) | 2023.08.21 |
| Pcell 제작, MPW(multi project wafer) (0) | 2023.08.21 |
| Current Mirror, cascode model (0) | 2023.08.21 |
