XOR schematic, Test Bench, symbol, Assura DRC, LVS check, RCX 생성

schematic

Test Bench

사용된 and, nor gate

symbol

schematics

 

 

simulation

 

ADE L options)

Result)

Input A : 0 0 1 1

Input B : 0 1 0 1

Output : 0 1 1 0   -> 진리표의 결과 도출 확인

 

 

 

A,B Input-> NOR  gate, AND gate

NOR(첫 번째) Output -> NOR (마지막) GATE input 으로 들어옴 : via metal1->metal2, via metal2-> metal 3

AND Output -> Nor (마지막) Gate input 으로 들어옴   : metal1으로 연결

 

 

 

Assura DRC, LVS check)

 

 

RCX 생성 (기생 소자 발생)

Setup> Environmental

우선순위 맨 앞 “RCX0” 추가

 

 

Plotting mode> Append 로 두 개의 OUT  겹치기 

 

해당 부분 확대 후에

오차 발생 확인